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文献检索:
  • 一种10位80Ms/s逐次逼近A/D转换器
  • 基于65nm CMOS工艺,设计了一种10位80 Ms/s的逐次逼近A/D转换器。该A/D转换器采用1.2V电源供电以及差分输入、拆分单调的DAC网络结构。采用拆分单调的电容阵列DAC,可以有效降低A/D转换所消耗的能量,缩短DAC的建立时间,降低控制逻辑的复杂度,提高转换速度;避免了由于比较器共模电平下降过多引起的比较器失调,从而降低了比较器的设计难度,改善了ADC的线性度。动态比较器降低了A/D转换的功耗。使用Spectre进行仿真验证,结果表明,当采样频率为80MHz,输入信号频率为40MHz时,该A/D转换器的SFDR为72dBc。
  • 一种11位过采样跟踪型SAR A/D转换器
  • 基于过采样和Δ调制的原理,设计并且实现了一种高精度、低功耗的11位采样跟踪型SAR A/D转换器。采用过采样并对传统的SAR ADC在量化方式上进行了改进,降低了ADC的量化噪声和微分非线性(DNL),提高了分辨率。芯片采用TSMC 0.13μm CMOS工艺进行流片,核心面积为0.135mm×0.144mm。后仿真结果表明,在0.6V供电电压,过采样率(OSR)为4,带宽和采样频率分别为5 MHz和40 MS/s的条件下,ADC的信噪失真比(SNDR)为68.5dB,整体功耗为1mW,FOM为12.2fJ/conv。
  • 一种新型二分电容DAC的设计
  • 为了进一步减小电容阵列DAC占用的面积,提出了一种可用于SAR ADCs的二分电容阵列(三段电容阵列,T-SC)结构。与传统二段电容阵列相比,提出的二分电容阵列在不增加对电容匹配性要求的前提下,减少了芯片面积。在理论上分析了该结构的电容失配和寄生效应,归纳提出了一种计算电容阵列DAC DNL的简易公式。Matlab仿真结果与理论分析有较好的一致性,三段电容阵列结构能够实现较好的二进制权重特性;根据提出的计算DNL的简易公式进行参数设计,仿真DNL标准偏差为0.51LSB,与理论计算0.5LSB相差0.01LSB。
  • 一种基于中和电容的60 GHz CMOS差分LNA
  • 针对毫米波频段下硅基CMOS晶体管的栅漏寄生电容严重影响放大器的增益和隔离度的问题,采用交叉耦合中和电容抵消其影响,设计了一款60GHz三级差分共源极低噪声放大器(LNA)。为减小级间匹配无源器件的损耗,节省芯片面积,采用变压器进行级间耦合。基于SMIC55nm RF CMOS工艺,进行了电路原理图和版图的设计与仿真。仿真结果显示,该LNA输入输出匹配良好,功率增益为21.1dB,3dB带宽为57.3~61.5GHz,噪声系数为5.5dB,输出1dB压缩点为-0.64dBm,功耗为34.4mW,芯片尺寸为390μm×670μm。
  • 一种采用后失真技术的高线性巴伦低噪声放大器
  • 宽带低噪声放大器能同时接收多路信号,这些信号会相互成为干扰源,因此要求宽带低噪声放大器同时具有较高的IIP2和IIP3,抑制这些干扰。在传统共栅共源巴伦低噪声放大器的基础上,对决定噪声和线性度的共源级采用了后失真技术。通过一个PMOS辅助管,对共源级输出信号的二次和三次非线性项都进行了抑制,使得整个放大器的线性度得到较大的提升。在0.2~4.35GHz的范围内,该放大器的IIP2大于23dBm,IIP3大于5dBm。另外,共源放大管的衬底电阻对放大器有较大的噪声贡献,通过串接一个衬底大电阻,将其噪声贡献由10%降低到了1%左右。
  • 一种用于北斗导航接收机的全集成差分LNA
  • 基于SMIC 180nm CMOS工艺,设计了一款用于北斗导航接收机射频前端的低噪声放大器。在该低噪声放大器中,所有电感均为片上实现,提高了集成度;采用差分结构,提升了共模噪声抑制能力。LNA的输入和输出均为50Ω标准阻抗匹配。测试结果表明,当频率为1.27GHz时,该LNA的功率增益为15dB,噪声系数(NF)为2.3dB,1dB压缩点(P1dB)为-6dBm。差分电路单路功耗为25mW,芯片面积为1.2mm2。
  • 一种用于心电/脑电采集的电流反馈放大器
  • 提出了一种用于采集心电、脑电信号的低功耗、低噪声电流反馈型仪表放大器。在经典结构的基础上增加了电平转换电路,实现了轨到轨输出;采用后台数字失配校准电路校准差分电极失配。采用0.18μm CMOS工艺对电路进行设计和仿真。仿真结果表明,增益为57dB时,最大可校准输入失配为3.1mV;在0~100Hz范围内,等效输入噪声为1.5μV(rms),满足心电、脑电信号采集需求;在1.8V电源电压下,电流消耗仅为1.7μA。
  • 一种适用于心电信号检测的斩波前置放大器
  • 提出一种适合心电信号检测的低压、低功耗、低噪声、高共模抑制比的差分差值斩波前置放大器,包括偏置电路、主放大电路和时钟产生电路,其中,时钟产生电路包括张弛振荡器和两相非交叠时钟产生电路。该放大器采用斩波技术减小了低频1/f噪声,采用差分差值输入、交叉耦合结构增加了共模抑制比,采用T型电容反馈减小了芯片面积,优化了放大器性能。芯片采用SMIC0.18μm 1P6M CMOS工艺设计,使用PSS,PAC,PNOISE进行仿真分析。结果表明,放大器在1.8V电源电压下,静态电流为35μA,闭环增益为40.6dB,共模抑制比为115dB,输入等效噪声仅为950nV(rms)(0.01~100Hz),适用于心电信号检测领域。
  • 一种4阶曲率补偿低温漂低功耗带隙基准源
  • 基于UMC 0.25μm BCD工艺,设计了一种4阶曲率补偿的低温漂带隙基准电压源。通过设置正负温度系数相异的电阻的比值,抵消了三极管发射极-基极电压泰勒级数展开后的高阶项,实现了4阶曲率补偿。经过Hspice仿真验证,基准输出电压为1.196V,-40℃~150℃温度范围内温度系数达到1.43×10-6/℃;低频时电源抑制比为-70.8dB,供电电压在1.7~5V变化时,基准输出电压的线性调整率为0.039%,整体静态电流仅为9.8μA。
  • 一种具有输出限压功能的电荷泵的设计
  • 在传统的电荷泵中,通常将更多的设计重点放在电荷泵的升压效率问题上。但是,在低电压工艺中,过高的电压会让MOS管处于被击穿的危险之中,同时,开关管的导通电阻随电源电压的变化很明显。针对上述问题,提出了一种具有输出限压功能的电荷泵。采用0.5μm UMC工艺,利用Cadence和Hspice软件进行电路设计与仿真。结果表明,当电源电压在2.7~5.5V范围内变化时,电荷泵的输出电压可控制在一定范围内,并且开关管的导通电阻变化很小。
  • 一种消除失调电压的增量型Σ-Δ调制器
  • 基于增量型Σ-Δ调制器理论,利用Matlab的Simulink仿真工具,建立了考虑非理想因素的3阶前馈式增量型Σ-Δ调制器系统模型,并进行了仿真。仿真结果显示,信号噪声比达到98.2dB,有效输出位达到16.02位。引入消除失调电压的技术后,基于宏力半导体0.18μm标准CMOS工艺,对3阶前馈式增量型Σ-Δ调制器进行电路和版图设计,Spice后仿真结果显示,信号噪声比达到92.79dB,有效输出位达到15.12位。
  • 一种基于SAR量化器的低功耗音频Δ-Σ调制器
  • 基于0.18μm CMOS工艺,采用离散3阶前馈结构,设计了一种低功耗音频调制器。采用4位SAR量化器,相比于Flash ADC类型的量化器,减少了比较器的个数,降低了量化器的功耗。与传统的利用有源加法器对输入信号和积分器输出进行求和的方式不同,该设计利用SAR量化器实现输入信号的求和,极大地降低了整个调制器的功耗。此外,调制器采用增益提高型低功耗放大器结构,相比于套筒式共源共栅放大器、折叠式共源共栅放大器等传统类型的放大器,节省了功耗。仿真结果表明,在20kHz信号带宽、1.8V电源电压下,调制器的SNDR为94.6dB,SFDR为107dB,功耗仅为145μW。
  • SAR ADC移位寄存方式的优化
  • 逐次逼近型模数转换器主要由电容阵列、比较器和数字控制电路组成。传统的数字控制电路保存一位数据时,需要依次经过移位和锁存两个步骤,因此每位数据的延迟约为两个D触发器的延迟时间,制约了转换速度。通过优化数字控制电路的移位寄存方式,使移位和寄存两个步骤只间隔一个与门的延迟时间,每次移位寄存的总延迟降低为一个D触发器和一个与门的延时之和,提高了转换速度。仿真分析表明,改进的逻辑结构延迟较传统结构降低了约28%。
  • 一种基于流水线DA算法的数字下变频器
  • 数字下变频器是软件无线电接收机的关键组成部分,用于将模数转换器输出的中频信号进行下变频、抽取、滤波,变为低速基带信号,便于后级数字信号处理。针对DDC经典结构,在分布式算法、流水线技术及多速率数字信号处理技术的基础上,在Xilinx FPGA上实现了一种简单、高效的数字下变频器,并采用Matlab和Modelsim联合仿真验证。结果表明,该DDC不仅有效且无需乘法器资源,占用的各项硬件资源均较低,利于嵌入大型系统中,具有良好的工程应用性。
  • 一种基于FPGA的时钟相移时间数字转换器
  • 提出了一种基于Xilinx Virtex-5FPGA的时钟相移采样(SCS)时间数字转换器(TDC)。利用Virtex5内部的时钟管理模块(CMT)产生16路固定相移的时钟信号,经过16路D触发器对输入信号同时进行采样量化。与传统的基于抽头延迟链结构相比,所用资源更少,性能更加稳定。仿真结果表明,该TDC的精度高于64ps,占用数字时钟管理(DCM)与锁相环(PLL)资源小于20%,积分非线性(INL)和微分非线性(DNL)都小于0.3LSB。
  • 12 V 1 A全集成无刷直流电机驱动电路设计
  • 设计了一种全集成的无刷直流电机驱动电路,包括无刷直流电机控制系统中的LDMOS栅极驱动电路以及LDMOS管。该电路采用自举法驱动高端管,设计了死区时间和防混叠模块,避免了同桥臂直通。LDMOS晶体管与CMOS晶体管被集成在一块芯片上,实现了电路小型化。采用CSMC 0.25μm BCD工艺流片,12V/5V双电源供电,能够提供1A的负载电流,具有50℃~120℃迟滞过温保护功能,芯片尺寸约为4mm×2.3mm。
  • 一种6.25Gb/s带预加重结构的低压差分发送器
  • 采用SMIC 40nm CMOS工艺,设计了一种带预加重结构的低压差分(LVDS)发送器。低压差分驱动器采用双运放反馈控制电路,可稳定输出信号的摆幅。采用边沿检测电流注入的预加重电路,对输出进行高频预加重,克服了数据高速传输中高频信号的损失。该发送器的速率为6.25Gb/s,输出差分信号摆幅为300mV,预加重比例为3.5dB,功耗为7.1mW。该低压差分发送器可应用于高速IO物理层电路中。
  • 一种低增益波动模拟矢量相加移相器的设计
  • 提出了一种应用于模拟矢量相加移相器中增益控制模块的新型反馈电路,以减少增益波动。采用SMIC 0.18μm CMOS工艺进行了原理图与版图设计,可在2~3GHz频率范围内工作,版图尺寸为0.7 mm×0.64 mm。仿真结果显示,在2.45GHz频率处,该电路的插入损耗小于8dB,输入1dB压缩点P1dB为2dBm,增益波动小于0.7dB,优于目前已发表文献中的同类电路。
  • 一种片内信号间的相位检测与同步电路
  • 提出了一种片内信号间的相位检测与同步电路。该电路通过检测信号间的相位信息,连续调整其中一个信号的延迟,从而保持信号与信号之间始终处于设定的相位同步关系。介绍了相位检测与同步电路的原理及结构,给出了每一个模块的具体电路结构并加以分析。基于SMIC 65nm CMOS工艺,采用Cadence Spectre进行仿真,结果表明,电路可产生16个固定的相位关系,工作在1~4GHz的宽频范围,在4GHz工作频率时功耗为52mW,而芯片尺寸为450μm×450μm。
  • 一种用于低功耗GNSS接收机的新型正交LMV电路
  • 设计了一种用作GNSS接收机射频前端的正交LMV模块。通过层叠复用低噪声放大器、混频器和压控振荡器,实现了电流复用,使不同的模块共用同一偏置电流,在满足GNSS接收机性能指标的前提下,大大降低了电路功耗。采用改进的双平衡VCO负载结构,避免了本振泄漏问题,提高了电路的稳定性。基于主流0.18μm CMOS工艺,采用Cadence Spectre软件对电路进行仿真验证。仿真结果表明,在1.3V电源电压、输入信号为GPS L1频点的1.575GHz射频信号下,4 MHz中频频率处测得的噪声系数为3.0dB,转换增益为34dB,输入3阶交调点为-20dBm,在1 MHz处的相位噪声为-110dBc/Hz,且功率仅为2.2mW。
  • 一种面向流应用加速的可重构协处理器
  • 以图形处理、数字信号处理等为代表的流应用,对微处理器提出了高并行度、高性能和高带宽的要求。针对流应用加速的流处理器体系架构得到了广泛研究。流体系结构大多集成大量的功能单元、开发多层次并行和存储来加速流应用,但同时增加了系统功耗和芯片面积。分析和比较了近年来主流的流处理器架构,提出了一种用于流应用加速的可重构协处理器。该协处理器针对流应用特点,实现了数据级和指令级并行,并集成了多个可以动态配置的运算单元,可动态配置其运算类型和数据类型,提升系统灵活性,降低芯片面积。针对典型算法,该处理器实现了更高的加速比,综合后延时为9.74ns,功耗为63.69mW。
  • 一种在线网络安全处理器SoC的IPSec加速器
  • 对高速在线网络安全处理器中IPSec协议处理部分进行设计,完成了传输模式和隧道模式下网络数据包的认证头(AH)和安全封装载荷(ESP)处理。对IPSec加速器的可配置性和功能进行了FPGA验证,并在一款单通道10Gb/s在线网络安全处理器中实现了AH协议传输模式IPSec加速器的ASIC验证。测试结果表明,在200MHz时钟频率下,单个AH协议模块在传输模式下的数据吞吐率达到1.5Gb/s,通过并行的方式可以满足不同性能的网络安全需求。
  • 断续工作模式下高功率因数AC-DC LED驱动芯片
  • 设计并实现了一种高功率因数AC-DC LED驱动电路。采用单周期控制策略与固定关断时间控制方式,得到了接近于1的功率因数。针对系统工作在断续导通模式下所产生的输入电流零交越畸变现象,加入了零交越补偿电路,并对改进的电路进行系统建模。使用Simplis软件验证了该策略的可行性,并对补偿电路进行了参数优化与选取。采用HHNEC 0.5μm 5V/40V HVCMOS工艺对芯片进行MOS级电路设计,控制芯片版图尺寸为1 950μm×2 730μm。对原型电路进行测试,交流输入电压在85~265V范围内,输出功率在7~12 W时,整个系统功率因数高于0.98,最高可达0.9992,总谐波失真最小仅为4.67%。
  • 集成微系统概念和内涵的形成及其架构技术
  • 介绍了集成微系统概念与内涵的发展历程,从小型智能化和频谱开发两个方面总结了集成微系统技术的重要应用,分析了国内外集成微系统架构技术的研究进展。最后,简单介绍了高压高频光机电异构集成微系统技术,这是集成微系统中起点高、难度大、富有特色的一个重要研究方向。
  • 近阈值电压电路研究进展
  • 近阈值电压技术是一门能够进行低压低功耗电路设计的新型技术,并在应用中取得了成果。从近阈值电压技术的提出背景和发展现状开始,围绕与传统设计的比较分析,展开论述了其技术优势及问题挑战。针对近阈值电压技术的设计挑战,结合实际电路分析其解决方案。最后,简要介绍阈值电压技术的产品化成果,并对其未来发展做出展望。
  • 一种新型的SAR ADC电容阵列混合转换方案
  • 针对逐次逼近寄存器型模数转换器(SAR ADC),提出了一种高能效的新型混合转换方案,将单调转换方式、拆分电容转换技术与一种新型电容转换方式相融合。在前三次比较周期内,新型混合转换方案SAR ADC的电容阵列不需要电源补充能量;在剩余的比较周期内使用单调转换方式,使转换能耗进一步降低。同时,新型混合转换方案在采用更少电容的情况下,获得与传统结构相同的转换精度。模型仿真结果表明,采用新型混合转换方案后,SAR ADC电容阵列的转换能耗较传统结构减少了99%。
  • 复杂数字电路中的单粒子效应建模综述
  • 单粒子效应产生的软错误是影响航天电子系统可靠性的主要因素之一。对其进行建模是研究单粒子效应机理和电路加固技术的有效方法。介绍了深亚微米及以下工艺中影响模型准确性的几种效应机制,包括脉冲展宽机制、电荷共享机制和重汇聚机制等。重点分析了单粒子瞬态、单粒子翻转的产生模型和单粒子瞬态的传播模型。阐述了基于重离子和脉冲激光的模型验证方法。最后,分析了单粒子效应随特征尺寸的变化趋势,并提出了未来单粒子效应建模技术的发展方向。
  • 一种适用于任意余数基的高性能后向转换结构
  • 后向转换是从余数到二进制数的转换,在余数系统的应用中既是重点也是难点。通过简化中国剩余定理,避免对M求模,提出了一种适用于任意余数基的高性能后向转换结构。该结构采用Verilog HDL进行代码设计,并用VCS和Verdi进行仿真和验证,最后选择SMIC 0.13μm工艺并采用DC工具完成代码综合,生成面积和时延报告。综合结果表明,该结构的"面积×时延"复杂度较同类的中国剩余定理结构和混合基转换结构,分别降低了23.3%和26.4%,转换性能显著提高。
  • 权电容DAC完全响应分析
  • 在考虑MOS管开关导通电阻的情况下,对权电容DAC做了复频域分析。分析结果指出,权电容DAC的输出电压信号中仅含有零状态响应,没有零输入响应。在分析中,将每个加权电容-MOS管开关作为一个独立的支路,把二进制数字信号序列作为权电容DAC的输入控制信号,每一个输入数字信号对应于权电容DAC的一个模拟输出电压,且每个输入数字信号保持的时间足以使电路进入稳定状态。由此,建立了一种权电容DAC的完全响应模型,只要二进制数字信号保持的时间足够长,权电容DAC的输出中就不会含有零输入响应分量。这对于分析权电容DAC的各种技术特性具有十分重要的意义。
  • 一种沟槽型场限环VDMOSFET终端结构
  • 场限环结构以其简单的工艺和较高的效率,在垂直双扩散金属氧化物场效应晶体管终端结构中得到广泛应用,但其性能的提高也有限制。沟槽型终端结构对刻蚀工艺要求较高,并未在实际生产中得到大量应用。将场限环终端结构与沟槽终端结构相结合,设计了一种沟槽型场限环终端,在149.7μm的有效终端长度上实现了708V的仿真击穿电压。此结构可以得到较大的结深,硅体内部高电场区距离表面较远,硅表面电场仅为1.83E5V/cm,具有较高的可靠性。同时,工艺中只增加了沟槽刻蚀和斜离子里注入,没有增加额外的掩膜。
  • 溶剂沸点对旋涂Rubrene薄膜性能的影响
  • 研究了溶剂沸点对溶液法制备Rubrene薄膜特性的影响。使用苯甲醚、氯苯、甲苯和氯仿等溶剂旋涂制备了Rubrene薄膜,并使用椭偏仪对其光学参数进行研究,采用空间电荷限制电流法获得薄膜电学特性。当使用高沸点的苯甲醚作溶剂时,获得的Rubrene薄膜迁移率为1.58×10^-5 cm^2/(V·s),薄膜折射率最大,薄膜均一性和致密性较好,粗糙层厚度最小,仅为11.92nm;而采用低沸点的氯仿作溶剂时,获得的Rubrene薄膜迁移率仅为1.07×10^-10 cm^2/(V·s)。研究结果表明,溶剂的沸点对Rubrene薄膜特性有较大影响,高沸点的溶剂容易获得性能优良的薄膜。
  • 基于RFSoC的4GHz频谱仪设计
  • 介绍了一种基于RFSoC的4GHz频谱仪的设计。该频谱仪采用扫频工作原理,包括扫频本振LO1、固定本振LO2、混频、滤波等射频电路,以及DDC,CPU,FLASH,RAM等数字电路。利用CPU实现对LO1的扫频控制、功率电平计算以及数据通讯。RFSoC加上少量外围器件,即可完成整个扫频和信号处理流程。得益于SoC和DDC的成功运用,该频谱仪具有硬件简单、功能灵活、功耗低的特点。
  • [电路与系统设计]
    一种10位80Ms/s逐次逼近A/D转换器(陈遐迩[1,2];胡刚毅;张勇;倪亚波;范誉潇[1,2])
    一种11位过采样跟踪型SAR A/D转换器(汪荔;贺林)
    一种新型二分电容DAC的设计(郑迎新;王宗民;赵元富)
    一种基于中和电容的60 GHz CMOS差分LNA(王硕;张健;王明华;李志强;刘昱;张海英)
    一种采用后失真技术的高线性巴伦低噪声放大器(黄东;林福江)
    一种用于北斗导航接收机的全集成差分LNA(郑瑞沣;陈志铭;刘自成)
    一种用于心电/脑电采集的电流反馈放大器(徐乃昊[1,2];姜汉钧[1,2];王湾[1,2];王自强[1,2];王志华[1,2])
    一种适用于心电信号检测的斩波前置放大器(段吉海;郝强宇;徐卫林;韦保林)
    一种4阶曲率补偿低温漂低功耗带隙基准源(谭玉麟;冯全源)
    一种具有输出限压功能的电荷泵的设计(范建功;冯全源)
    一种消除失调电压的增量型Σ-Δ调制器(李志超;刘云涛;陈敏;肖璟博;陈杰)
    一种基于SAR量化器的低功耗音频Δ-Σ调制器(杨元龙[1,2];刘飞;辛福彬[1,2];黄国城[1,2];尹韬;杨海钢)
    SAR ADC移位寄存方式的优化(张创[1,2];倪亚波[1,2];徐代果;胡刚毅;陈遐迩[1,4];范誉潇[1,4])
    一种基于流水线DA算法的数字下变频器(周云;冯全源)
    一种基于FPGA的时钟相移时间数字转换器(王巍;李捷;董永孟;熊拼搏;周浩;袁军;王冠宇;杨正琳;陈丹)
    12 V 1 A全集成无刷直流电机驱动电路设计(邓莎;刁盛锡;林福江)
    一种6.25Gb/s带预加重结构的低压差分发送器(陈浩;黄鲁;张步青)
    一种低增益波动模拟矢量相加移相器的设计(田学农;刘传洋;孙云飞;程加力)
    一种片内信号间的相位检测与同步电路(田浩;杨洪强;马骁;蒋奇;何善亮;陈杨)
    一种用于低功耗GNSS接收机的新型正交LMV电路(熊智慧;江金光)
    一种面向流应用加速的可重构协处理器(曹姗;李兆麟)
    一种在线网络安全处理器SoC的IPSec加速器(郭金星[1,2];乌力吉[1,2];牛赟[1,2];王自强[1,2];贾雯;张春[1,2])
    断续工作模式下高功率因数AC-DC LED驱动芯片(陈瑶;胡俊杰;黄晓敏;许阳;常昌远)
    [动态综述]
    集成微系统概念和内涵的形成及其架构技术(代刚;张健)
    近阈值电压电路研究进展(张永欢;姜岩峰)
    [模型与算法]
    一种新型的SAR ADC电容阵列混合转换方案(倪亚波[1,2];刘璐;徐世六)
    复杂数字电路中的单粒子效应建模综述(吴驰[1,2];毕津顺[1,2];滕瑞[1,2];解冰清[1,2];韩郑生[1,2];罗家俊[1,2];郭刚;刘杰)
    一种适用于任意余数基的高性能后向转换结构(杨鹏;李磊)
    权电容DAC完全响应分析(刘佳[1,2,3];吕彩霞;李哲英;钮文良)
    [半导体器件与工艺]
    一种沟槽型场限环VDMOSFET终端结构(石存明;冯全源)
    溶剂沸点对旋涂Rubrene薄膜性能的影响(韩先虎;钱峰;刘泉水;钟传杰)
    [测试与封装]
    基于RFSoC的4GHz频谱仪设计(朱正;李健壮;黄治华)
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